لغه مهمه صممت بواسطة وزارة الدفاع الامريكيه

ماذا تعرف عن لغة البرمجه VHDL ؟

هي لغه صممت بواسطة وزارة الدفاع الامريكيه وهي اختصار  الى( Very High Speed Integrated Circuit Hardware Desctiption Language ) وهي لغة توصيف للدائرات ذات السرعات العاليه جدا وهي احدى مقاييس جمعية  مهندسي الكهرباء والحاسوب , وهي تتيح توصيف الترابط والتوازي في عمل الدارات بالاضافه الى توصيف الدارات التماثليه وتستخدم في تصميم البوابات المنطقيه القابله للبرمجه ( OR,AND ,EXOR,EXNOR ) والدارات التي تدخل في تركيبها البوابات التي تم ذكرها  وتتميز بمجال واسع من انواع البيانات كالمنطقي (الرقمي والبولياني )  والعددي والنوع الحرفي والوقت والمصفوفات .

VHDL لغه مختلفه تماما عن اللغات الاخرى من حيث ادخال البيانات وطريقة البرمجه والغرض من أستخدامها وتتطلب برنامج محاكاة لتشغيل كود البرنامج فيمكنها كتابة او قراءه من حاسوب مضيف وتسمح بتوصيف النظام متزامن (الأجزاء المقدمة بواسطة سلوك عملها مع بعضها البعض بنفس الوقت) وعندما يترجم نموذجVHDL إلى بوابات وأسلاك التي تكون منظمة على جهاز منطقي قابل للبرمجة مثل المتحكم FPGA و CLPD .

البداية:

في لغة VHDL كما في أي لغة برمجة عتادية أو برمجية كي تكون خبيراً فإن ذلك يتطلب دراسة وتمرين ،وإذا كان المستخدم يرغب بتعلم تشفيرRTL كتصميم دارات عتادية عن طريق VHDL فإن حزم التصميم والتركيب الموجودة كافية للتعلم.إن معرض البوابات التخطيطية يظهر للمستخدم تصاميم مركبة كالمخططات القابلة للانقياد ،والكثير من حزم التصميم FPGA تقدم طرق إدخال تصاميم بديلة مثل النسخ المؤقت لمخطط الحالة والرسوم التخطيطية.وهذه الحزم تزودنا بقالب بدء مفيد لتشفير الأنواع الأساسية من التعليمات التكرارية والدروس التي يتضمنها التي يتضمنها مفيدة ومساعدة. تقريباً جميع نسخ المحاكاة وتصميم FPGA تدعم كلا Verilog وVHDL تسمح للمستخدم بتعلم كلا اللغتين. بالإضافة إلى أن معظم التصاميم المستوردة نماذج من المكتبات وبعض التصاميم التي تتضمن عدة Architecture.الموضوع بكل بساطه هذه ال لغه قادره تمثيل دوائر معقده بواسطة كود برمجي عن طريق توصيف سلوكيات هذه الدائره وتحسين من مواصفاتها فمن الممكن الاستغناء عن الدائره الالكترونيه MULTIPLEXER  والاستعاضه عنه بكود برمجي يعمل عمل هذا الدائره ووضعه بمتحكم ز

أمثله 

بوابة AND 

-- (this is a VHDL comment)

-- import std_logic from the IEEE library

;library IEEE

;use IEEE.std_logic_1164.all

-- this is the entity

entity ANDGATE is

   port (

        ; IN1 : in std_logic

        ; IN2 : in std_logic

        ; OUT1: out std_logic)

;end ANDGATE

architecture RTL of ANDGATE is

begin

  ;OUT1 <= IN1 and IN2

;end RTL